verilog2vhdl

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verilog2vhdl는에 VHDL & NBSP 기존의 Verilog 설계를 변환하고자하는 사람들을 위해 개발 된 유틸리티입니다; 생성 된 VHDL은대로 작동하지 않을 수 있습니다 및 VHDL 데이터 유형 매칭을 보장하기 위해 몇 가지 수동 보정이 필요할 수 있습니다. 이것은 IT 플랫폼 독립적이고 실행 가능한 JAR 파일로 번들 만들기 위해 자바 (1.6.x 이상인 경우)에서 개발되었다. 리눅스 플랫폼을위한이 무료 번역기를 다운로드하여 Windows 용을 다운로드하려면 여기를 클릭하려면 여기를 클릭하십시오.
사용법 :
verilog2vhdl -in simple_and.v - 정상 simple_and_top -out simple_and.vhd
OR
자바 -jar $ EDAUTILS_ROOT / lib 디렉토리 / verilog2vhdl.jar -in simple_and.v - 정상 simple_and -out output.vhd
지정된 정상에 correspomding 단지 개체를 만들 수 -only_entity 같은 다른 스위치가 있습니다. 마찬가지로, 지정된 모듈에 해당하는 구성 요소 선언을 만들 -only_component이

이 요구 사항 :있다.

J2SE (Java 2 Standard Edition)의 런타임 환경